Intel, AMD, Microsoft, TSMC, Samsung 등이 칩릿의 신규격을 책정하는 'UCIe' 컨소시엄 설립 발표

Intel, AMD, Microsoft, TSMC, Samsung 등이 칩릿의 신규격을 책정하는 'UCIe' 컨소시엄 설립 발표

Intel 및 AMD, Arm, Qualcomm, TSMC, Samsung 등의 반도체 기업과, Microsoft 및 Meta 등의 기술기업이 모여, 다른 프로세스에서 생산한 컴포넌트를 조합해 1개의 SoC를 구축하는 「칩릿」의 새로운 규격을 정하기 위한 단체 「Universal Chiplet Interconnect Express (UCIe)」를 시작했다. 동시에, 복수의 실리콘 다이를 1개의 패키지에 통합하기 위한 오픈으로 상호 운용 가능한 신규격 「UCIe 1.0」의 사양도 밝혀졌다.

지금까지는 CPU, GPU, SRAM 등의 기능을 모두 실리콘 다이에 담은 SoC(System on Chip)가 만들어졌다. 하지만 1장에 모든 기능을 담게 되면 모든 기능을 하나의 프로세스 노드에서 생산하게 된다. 그래서 각 기능을 각각 적합한 프로세스 노드에서 생산하여 각각을 마치 레고블록처럼 조합하여 칩을 설계한다는 개념으로 '칩릿'이 등장하였다.

칩렛은 다이마다 최적인 프로세스 노드로 생산하는 것으로, 칩의 수율 향상해 코스트 퍼포먼스를 개선할 수 있다는 것이 큰 장점. 칩렛의 제창은 '반도체 회로의 집적밀도는 1년반에서 2년에 2배가 된다'는 무어의 법칙에 한계가 왔다고 하는 가운데 프로세서에 요구되는 성능이 매우 높아져 필연적으로 칩 생산의 코스트 퍼포먼스의 더욱 향상하기를 요구받은 것이 배경에 있다.

AMD의 Ryzen 시리즈나 Intel의 Sapphire Rapids 세대 Xeon 등, 벌써 칩 레트를 설계에 채택한 프로세서는 등장하고 있지만, 이러한 칩 레트에서 사용되고 있는 다이의 상호접속 규격은 다르다. 이번에 제창된 UCIe 규격은, 이 다이를 상호접속하는 방법을 단일규격으로 정하는 것으로, 「미래에 어떤 기업이 동업 타사의 실리콘 다이를 자사제품에 넣는다」 「중소기업이 독자적인 칩렛 설계를 한다」라고 한 것도 가능하게 된다.

이번에 발표된 UCIe 1.0은 Intel이 개발해 2020년에 개방된 기술이 된 Advanced Interface Bus 테크놀로지를 기반으로 책정되어 있다고 한다. 칩렛의 다이가 상호통신하기 위한 전기신호의 규격이나 물리레인 수, 범프의 피치가 규격화되고 상호통신의 프로토콜이 정의되어 있다.

다만, UCIe 1.0은 칩렛의 다이를 어떻게 상호 접속할지에 대해 정하고 있는 한편, 다이와 다이의 접속을 어떻게 설계할 것인가라는 패키징 기술이나 브리징 기술은 UCIe에 포함되어 있지 않다.

또, UCIe 1.0에서는 「스탠다드 패키지」 「advanced 패키지」라고 하는 2개의 다른 퍼포먼스 레벨이 준비되어 있다. 이전의 유기기판을 상정하고 있다고 하는 스탠다드 패키지는 최대 16데이터 레인으로 칩 사이의 스페이스는 25mm이지만, advanced 패키지는 최대 64 데이터 레인으로 칩 사이의 스페이스는 불과 2mm이다.

UCIe의 기반이 되는 칩렛간 통신 프로토콜은 PCIe와 관련된 Compute Express Link(CXL)로 되어 있다. 그러나 AMD의 Infinity Fabric과 같이 독자개발 프로토콜에서도 UCIe 사양에 준거한 채 사용할 수 있다는 것.

UCIe에 참가하는 기업은 이하와 같으며, Intel·AMD·Arm·Qualcomm라고 하는 파블레스 기업이나 TSMC·Samsung·ASE Group라고 하는 세미컨덕터에 가세하고, Microsoft나 Google, Meta도 이름을 올리고 있다.

UCIe의 채택과 보급이 진행되면, 「Intel의 CPU에 AMD의 GPU를 조합한다」는 일도 가능하게 될지도 모를 일이다.